SRAM即靜態RAM.它還由晶體管組成，SRAM它們通常被用作高速和靜態特性Cache存儲器。
 
下圖顯示了一個SRAM結構框圖。

 
由圖中看出SRAM一般由存儲單元陣型、地址譯碼器(包括行譯碼器和列譯碼器)、靈敏放火器、控制電路和緩存/驅動電路五部分組成。A0-Am-1為地址輸入端，CSB.WEB和OEB為控制端，控制讀寫操作，為低電頻有效1100-1100ON-1是數據輸出端。存儲陣列中的每個存儲單元都與行列上的其他模塊共享電連接，其中水平連接稱為“字線”垂直方向信息流入和流出存儲單元的連接稱為“位線”。
 
根據輸入地址，可以選擇特定的字線和位線。字線和位線的交叉點是選定的存儲單元。每個存儲單元都是按照這種方法唯一選擇的，然后進行讀寫操作。一些存儲器設計為多個數據，如4位或8位，同時輸入和輸出。這樣，將同時選擇4個或8個存儲單元進行讀寫操作。
 
在SRAM中，矩陣形式的存儲單元陣型被翻譯器和與外部信號的通信界面包圍。存儲單元陣型通常是方形或矩陣，以減少整個芯片面積，有利于數據存儲。一個存儲容量為4K位的SRAM例如，需要12條地址線來確保每個存儲單元都能被選中(212=-4096)。如果存儲單元陣型排列成只包括一列的長條，則需要12/4K位譯碼器，如果排成方形，包括64行和64列，那么只需要一個6/64位的行譯碼器和一個6/64位的行譯碼器。行、列譯碼器可分別排列在存儲單元陣型的兩側。64行和64列有4096個交接點，每個點對應一個存儲位置。
 
因此，將存儲單元排列成方形比排列的長條應大大降低整個芯片的地面面積。除了奇特的形狀和大范圍外，存儲單元排列成長條狀的另一個缺點是，排列在排列上端的存儲單元與數據輸入/導出端之間的連接將變得非常長，特別是對于容積非常大的存儲器，情況更為嚴重，連接延遲至少與其長度線性有關。連接時間越長，在線延遲就越大。因此，讀寫速度的降低和不同存儲單元之間的連接延遲是不一致的，這是規劃中需要避免的。


本文關鍵詞：SRAM

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